NAND堆叠也能做HBM？想简单了

随着ＡＩ算力竞赛的白热化，ＨＢＭ（成为了半导体行业的硬通货。近期，市场流传一种观点：武汉某国产ＮＡＮＤ厂商拥有世界级的Ｈｙｂｒｉｄ　Ｂｏｎｄｉｎｇ（混合键合）技术，既然ＨＢＭ也是靠堆叠实现的，那么利用该技术切入ＨＢＭ领域应当是顺水推舟。

这种观点在资本市场颇具市场，但在工程逻辑上却犯了一个致命的错误：混淆了“堆叠的工艺路径”。

首先ＨＢＭ本质上还是ＤＲＡＭ，要做ＨＢＭ必须有大规模量产ＤＲＡＭ的能力；

其次，ＮＡＮＤ的“堆叠”和ＨＢＭ的“堆叠”本质上是完全不同的。

在半导体制造中，会“装订”并不代表能“写书”，更何况ＮＡＮＤ的“装订方式”和ＨＢＭ根本不是一种路数。本文将从工艺制程的微观视角，解析为什么ＮＡＮＤ厂商引以为豪的键合技术，无法直接通向ＨＢＭ。

核心逻辑错位：Ｗ２Ｗ　ｖｓ．　Ｄ２Ｗ

ＮＡＮＤ和ＨＢＭ都用了“堆叠”技术，这是外行最容易顺理成章认为技术可迁移的地方，然而技术内行一看就知道不是一回事：

ＮＡＮＤ走的是整张晶圆对晶圆的堆叠（Ｗａｆｅｒ　ｔｏ　Ｗａｆｅｒ），ＮＡＮＤ厂商（如长江存储）的技术优势在于Ｘｔａｃｋｉｎｇ，核心逻辑是拿两张完整的晶圆（一张存储、一张逻辑），像夹心饼干一样直接对齐、整张键合。

ＨＢＭ走的是芯片对晶圆（Ｄｉｅ－ｔｏ－Ｗａｆｅｒ），也就是先把晶圆切成一颗颗方正的颗粒，找出里面的好芯片，再像搭积木一样一个个精准地堆上去。

长江存储拥有世界顶级的“铺整张地毯（Ｗ２Ｗ）”的设备和经验，但ＨＢＭ需要的是“镶嵌马赛克（Ｄ２Ｗ）”的能力。这两套工艺的设备机台、控制逻辑、精度要求完全不同，根本无法“平移”。

残酷的良率数学题：指数级崩塌

为什么ＨＢＭ不能用ＮＡＮＤ厂商擅长的Ｗ２Ｗ来做？可以算一笔简单的账。

假设单层晶圆的良率是９０％（这在ＤＲＡＭ初期已经是非常理想的数据）。

如果用ＮＡＮＤ的Ｗ２Ｗ模式做８层ＨＢＭ：

你需要把８张晶圆摞在一起键合。最终成品的良率是：

＄＄０．９　＼ｔｉｍｅｓ　０．９　＼ｔｉｍｅｓ　０．９　＼ｔｉｍｅｓ　０．９　＼ｔｉｍｅｓ　０．９　＼ｔｉｍｅｓ　０．９　＼ｔｉｍｅｓ　０．９　＼ｔｉｍｅｓ　０．９　＼ａｐｐｒｏｘ　４３＼％＄＄

这意味着，生产线上超过一半的产品将直接变成电子垃圾。如果堆叠１２层，良率将跌至２８％。这种成本结构在商业上是自杀行为。

如果用ＨＢＭ的Ｄ２Ｗ模式：

行业通用的做法是引入　ＫＧＤ（Ｋｎｏｗｎ　Ｇｏｏｄ　Ｄｉｅ，已知好粒）　策略。在堆叠前，先对每一颗切割下来的ＤＲＡＭ　Ｄｉｅ进行测试，坏的直接扔掉，只把好的堆上去。

虽然这增加了测试和分选（Ｓｏｒｔｉｎｇ）的工序，但它保证了每一层堆叠都是有效的，从而避免了良率的指数级崩塌。

结论很明显：ＮＡＮＤ厂商手里的Ｗ２Ｗ“锤子”，砸不开ＨＢＭ这颗“核桃”。

用ＮＡＮＤ“堆叠”代入ＨＢＭ“堆叠”：拿着锤子找钉子

退一万步讲，通过采购新设备解决了Ｄ２Ｗ的问题，ＨＢＭ的制造依然面临一个无法回避的前提：你手里首先得有顶级的ＤＲＡＭ　Ｄｉｅ。

ＨＢＭ不仅仅是堆叠，它是将高性能ＤＲＡＭ　Ｄｉｅ通过ＴＳＶ（硅通孔）互连。

键合技术说到底是一种连接技术，如果基础材料——ＤＲＡＭ　Ｄｉｅ的设计指标达不到ＪＥＤＥＣ标准，或者散热控制不住，封装技术再好也无济于事。

这就像就算会造电梯，但没有砖头，那么也盖不了大楼。

半导体是崇尚极致技术的产业，并没有什么“弯道超车”的黑科技。如果连单层ＤＲＡＭ都做不好，堆叠技术再先进，也只是把一堆废品极其完美地粘在了一起。

传闻说ＮＡＮＤ厂商已经有了ＬＰＤＤＲ５工程样片，且不说从工程样片到大规模量产起码还有几年的距离，目前ＨＢＭ堆叠的并不是ＬＰＤＤＲ，而是标准ＤＤＲ颗粒。

在存储赛道火热的当下，有不明真相的群众看到“ＬＰＤＤＲ芯片”和“堆叠”，就自动把它等同于也采用了堆叠的ＨＢＭ产品。殊不知无论从存储颗粒、到堆叠方式，ＮＡＮＤ与ＨＢＭ都大相径庭，这是一种明显的“拿着锤子找钉子”的误读。

ＨＢＭ是ＤＲＡＭ制造工艺的集大成者，堆叠只是最后的临门一脚，而非决定胜负的内功。对于想要跨界的厂商来说，真正的挑战不在于“怎么堆”，而在于“拿什么堆”以及“用什么方式堆”。在补齐ＤＲＡＭ制程短板并掌握Ｄ２Ｗ工艺之前，所有的传闻都只是空中楼阁。

更关键的是，在市场喧嚣的当下，作为“工业皇冠上的明珠”，半导体产业更需要对产业规律秉持敬畏之心，不因短期热度而忘记长期奋斗的定理，因为：

技术没有捷径。